Um Critério de Otimização para Implemenção de um CORDIC Paralelo e sua Aplicação

Tiago D. Perez, Eduardo R. de Lima, Luís G. P. Meloni

DOI: 10.14209/sbrt.2016.120

Evento: XXXIV Simpósio Brasileiro de Telecomunicações (SBrT2016)

Keywords: CORDIC paralelo Hard-Demapper VHDL ASIC FPGA

Abstract

Neste artigo, propomos uma arquitetura e uma abordagem de otimização para a implementação do algoritmo CORDIC (COrdinate Rotation Digital Computer) em paralelo, com o objetivo de se reduzir a área e a latência de computação, mantendo a degradação da Taxa de Erro de Bits (BER) em valores aceitáveis. Otimizações similares ao encontradas na literatura, porém utilizam como métrica o MSE (Mean Square Error). Demonstramos através de exemplos (Demappers, 8- PSK/16-APSK/32-APSK) que esta não é a melhor abordagem, pois não apresenta uma relação entre o MSE e a métrica de avaliação do sistema, que no caso deste trabalho é a BER.

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